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-- 作者：wangxinxin
-- 發(fā)布時(shí)間：2010-11-20 8:59:04
-- Altera FPGA/CPLD設(shè)計(jì)－高級(jí)篇

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首先高級(jí)篇討論第二章《第2章 Altera器件高級(jí)特性與應(yīng)用》 可編程邏輯器件，尤其是高性能、大容量的FPGA，正逐漸成為系統(tǒng)中的核心組成部分，因此工程師們對(duì)其功能和性能的要求也在逐步增加。為了適應(yīng)這種發(fā)展趨勢(shì)，Altera在對(duì)傳統(tǒng)的邏輯單元結(jié)構(gòu)進(jìn)行改進(jìn)的同時(shí)，也逐漸在其FPGA中增加了越來越多的專用電路，用來實(shí)現(xiàn)復(fù)雜的功能，實(shí)現(xiàn)高速的接口和互連，使得FPGA看起來就像一個(gè)可編程的片上系統(tǒng)（SOPC）。理解和掌握這些專用電路的原理和用法，對(duì)設(shè)計(jì)工程師來說非常重要。因?yàn)椋谝恍└咚俚脑O(shè)計(jì)中，如DDR SDRAM控制器和LVDS高速接口，純粹依靠傳統(tǒng)的邏輯電路難以達(dá)到理想的性能要求，這時(shí)就必須依賴FPGA內(nèi)部的專用硬件電路來輔助實(shí)現(xiàn)高性能的設(shè)計(jì)。這一點(diǎn)也使得設(shè)計(jì)與器件更加相關(guān)（Device Dependent），有人認(rèn)為這會(huì)在一定程度上影響設(shè)計(jì)的可移植性，但是目前這的確是一個(gè)發(fā)展趨勢(shì)。在本章內(nèi)容中，我們將逐一介紹Altera器件中的一些專用電路以及它們的用法，希望能夠?qū)ψx者有幫助。本章主要內(nèi)容如下： •時(shí)鐘管理； •片內(nèi)存儲(chǔ)器； •數(shù)字信號(hào)處理； •片外高速存儲(chǔ)器； •高速差分接口和DPA； •高速串行收發(fā)器。 2.1 時(shí)鐘管理這一節(jié)給出的是Altera Timing的基本概念一、時(shí)鐘偏斜（Skew）和抖動(dòng)（Jitter）時(shí)鐘偏斜（Skew）是指在時(shí)鐘分配系統(tǒng)中到達(dá)各個(gè)時(shí)鐘末端（器件內(nèi)部觸發(fā)器的時(shí)鐘輸入端）的時(shí)鐘相位不一致的現(xiàn)象，如圖2-1所示。時(shí)鐘偏斜主要由兩個(gè)因素造成：一是時(shí)鐘源之間的偏差，例如同一個(gè)PLL所輸出的不同的時(shí)鐘信號(hào)之間的偏斜；另一個(gè)是時(shí)鐘分配網(wǎng)絡(luò)的偏斜。時(shí)鐘偏斜是永遠(yuǎn)存在的，但是其大到一定程度，就會(huì)嚴(yán)重影響設(shè)計(jì)的時(shí)序，因此需要用戶在設(shè)計(jì)中盡量減小其影響。 <img src="http://bbs.eccn.com/pic/2005126134716.gif" align="left"/> 時(shí)鐘抖動(dòng)是指時(shí)鐘邊沿的輸出位置和理想情況存在一定的誤差，如圖2-2所示為抖動(dòng)的示意圖。抖動(dòng)一般可以分為確定性抖動(dòng)和隨機(jī)抖動(dòng)：確定性抖動(dòng)一般比較大，而且可以追蹤到特定的來源，如信號(hào)噪聲、串?dāng)_、電源系統(tǒng)和其他類似的來源；隨機(jī)抖動(dòng)一般是由環(huán)境內(nèi)的因素造成的，如熱干擾和輻射等，而且往往難以追蹤 <img src="http://bbs.eccn.com/pic/2005126134830.gif" align="left"/>
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