?利用 PlanAhead 設(shè)計(jì)分析工具進(jìn)行高級(jí)設(shè)計(jì)培訓(xùn)課程
課程對(duì)象
對(duì)通過分析和利用設(shè)計(jì)的物理實(shí)現(xiàn)得到最佳性能表現(xiàn)感興趣的 FPGA 設(shè)計(jì)師、系統(tǒng)結(jié)構(gòu)師和系統(tǒng)工程師
課程概要
1
- PlanAhead 軟件回顧
- 實(shí)驗(yàn) 1:?PlanAhead 軟件回顧
- RTL 開發(fā)和分析
- 實(shí)驗(yàn) 2:?RTL 分析
- 專用資源分配
- 實(shí)驗(yàn) 3:?專用資源分配
- Pblocks 簡(jiǎn)介
- 布局規(guī)劃技術(shù)
2
- 布局規(guī)劃案例研究
- 實(shí)驗(yàn) 4:?通過設(shè)計(jì)分析與布局規(guī)劃提高設(shè)計(jì)性能
- 利用分區(qū)功能實(shí)現(xiàn)設(shè)計(jì)保存
- 實(shí)驗(yàn) 5:?利用設(shè)計(jì)保存功能以實(shí)現(xiàn)可預(yù)測(cè)結(jié)果
- 利用 ChipScope Pro 工具進(jìn)行調(diào)試
- 實(shí)驗(yàn)6:利用 ChipScope 工具進(jìn)行調(diào)試
- PlanAhead 軟件中的 Tcl 腳本
- 實(shí)驗(yàn)7:?Tcl 命令
- (可選): 團(tuán)隊(duì)設(shè)計(jì)
- (可選): Virtex-6 器件中的布線優(yōu)化