 SystemVerilog驗證培訓(xùn) |
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班級規(guī)模及環(huán)境 |
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為了保證培訓(xùn)效果，增加互動環(huán)節(jié)，我們堅持小班授課，每期報名人數(shù)限3到5人，多余人員安排到下一期進(jìn)行。 |
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上課時間和地點 |
上課地點：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈
近開課時間(周末班/連續(xù)班/晚班）：SystemVerilog驗證培訓(xùn)：2025年11月17日..合作共贏....實用實戰(zhàn)....實戰(zhàn)培訓(xùn)....用心服務(wù)..........--即將開課--............................ |
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學(xué)時 |
◆課時： 共5天,30學(xué)時
◆外地學(xué)員：代理安排食宿（需提前預(yù)定）
☆注重質(zhì)量
☆邊講邊練
☆合格學(xué)員免費推薦工作
★實驗設(shè)備請點擊這兒查看★ |
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新優(yōu)惠 |
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◆團(tuán)體報名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 。注意：在讀學(xué)生憑學(xué)生證，即使一個人也優(yōu)惠500元。 |
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質(zhì)量保障 |
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1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓(xùn)班中重聽；
2、培訓(xùn)結(jié)束后免費提供一個月的技術(shù)支持，充分保證培訓(xùn)后出效果；
3、培訓(xùn)合格學(xué)員可享受免費推薦就業(yè)機(jī)會。 |
SystemVerilog驗證培訓(xùn)
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第一階段 |
課程說明：
SystemVerilog驗證是數(shù)字電路驗證工程師必須掌握的一項基本技能。通過SystemVerilog驗證課程的學(xué)習(xí)可以快速成為一名合格的IC驗證工程師，構(gòu)建基于SystemVerilog語言的Testbench，熟練掌握驗證流程和驗證工作規(guī)劃。
課程大綱：
1.?SystemVerilog 驗證平臺的架構(gòu)
2.?SystemVerilog 語義語法
3.?SystemVerilog 并發(fā)操作機(jī)制
4.?Object Oriented Programming (OOP) 面向?qū)ο蟮木幊?/p>
5.?SystemVerilog 內(nèi)部通信機(jī)制
6.?SystemVerilog 驗證技巧 |
第二階段 |
課程說明：
SystemVerilog驗證方法學(xué)是數(shù)字電路驗證技術(shù)課程，是數(shù)字電路驗證工程師需要掌握的一項技能。該課程不僅是對SystemVerilog驗證方法的理論描述，更重要的是對SystemVerilog驗證方法學(xué)的理論和用法的歸納，總結(jié)和升華，通過驗證方法學(xué)課程的學(xué)習(xí)可以快速成為一名優(yōu)秀的IC驗證工程師。
課程大綱：
1. SystemVerilog驗證平臺的架構(gòu)
2. SystemVerilog消息服務(wù)機(jī)制
3. SystemVerilog 數(shù)據(jù)建模
4. 激勵生成
5. 開發(fā)流程和要點
6. 驗證方法學(xué)使用技巧
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第三階段 |
UVM驗證方法學(xué)是針對數(shù)字電路驗證技術(shù)高級學(xué)員的課程，是數(shù)字電路驗證工程師需要掌握的一項高級技能。該課程不僅是對UVM驗證方法的理論描述，更重要的是對UVM驗證方法學(xué)的理論和用法的歸納，總結(jié)和升華，通過UVM驗證方法學(xué)課程的學(xué)習(xí)可以快速成為一名優(yōu)秀的IC驗證工程師。
課程大綱：
1. UVM 驗證平臺的架構(gòu)
2. UVM 消息服務(wù)機(jī)制
3. UVM 數(shù)據(jù)建模
4. UVM component configuration
5. communication 要點
6. UVM 技巧
7. UVM sequence |
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