一、集成電路EMC技術(shù)概論
1.1、何謂集成電路EMC設(shè)計(jì)
1.2、集成電路EMC標(biāo)準(zhǔn)與規(guī)范
1.3、EMC的效費(fèi)比-EMC介入時(shí)間與成本的關(guān)系
1.4、電磁兼容設(shè)計(jì)與抗電磁騷擾的區(qū)別
1.5、集成電路的EMC設(shè)計(jì)管理
二、IC版圖設(shè)計(jì)中的EMC/EMI問題
2.1、版圖設(shè)計(jì)
2.2、版圖舉例: ?I噪聲電流/瞬態(tài)負(fù)載電流/?I噪聲電壓
2,3、版圖舉例: 差模騷擾/共模騷擾
2.4、版圖舉例: 傳導(dǎo)騷擾耦合
2.5、版圖舉例: 共阻抗騷擾耦合
2.6、版圖舉例: 共電源阻抗耦合
2.7、版圖舉例: 感應(yīng)騷擾耦合/串?dāng)_
2.8、版圖舉例: 輻射騷擾耦合/非閉合載流電路/閉合載流電路
2.9、版圖舉例: 敏感度特性/耦合途徑
三、IC版圖EMC設(shè)計(jì)
3.1、減小版圖互連線路走線的阻抗
3.2、版圖布局和布線的準(zhǔn)則：
1)、低頻布線取短距離(小電阻)；
2)、高頻布線取小環(huán)路面積(小阻抗);
3)、布局與不兼容分割
3.3、版圖中電源網(wǎng)格/地線網(wǎng)格,電源總線/信號總線和接地設(shè)計(jì)準(zhǔn)則
3.4、層次化結(jié)構(gòu)和多金屬層設(shè)計(jì)與應(yīng)用/金屬距離和密度
1)、層疊設(shè)計(jì),層數(shù)和大小的選擇
2)、2W原則
3)、傳輸延遲和特性阻抗及阻抗匹配
4)、信號完整性的含義
5)、信號完整性問題
6)、IC設(shè)計(jì)中的串?dāng)_
3.5, ESD電路分析
1)、新ESD技術(shù)減小IC的I/O尺寸
2)、深亞微米CMOS芯片ESD保護(hù)結(jié)構(gòu)設(shè)計(jì)
3)、電路實(shí)例
四、IC地線設(shè)計(jì)
4.1、接地系統(tǒng)
4.2、IC中的接地
五、IC中的屏蔽設(shè)計(jì)
5.1、屏蔽材料與厚度的選擇和屏蔽效能的計(jì)算
5.2、IC中的屏蔽
六、濾波設(shè)計(jì)
6.1、濾波器的種類
6.2、如何選擇濾波器的網(wǎng)絡(luò)結(jié)構(gòu)
6.3、如何計(jì)算濾波器的插入損耗與頻率特性
七、成功IC版圖舉例
7.1、電源電壓檢測電路版圖設(shè)計(jì)
7.2、利用CADENCE IC Craftsman自動布局布線
7.3、SuperV芯片的版圖優(yōu)化
7.4、Ledit版圖設(shè)計(jì)軟件
7.5、門級ASIC的分層物理設(shè)計(jì)
八、集成電路設(shè)計(jì)軟件
8.1、Cadence RF設(shè)計(jì)Kits(錦囊)
8.2、CADENCE:SiP IC設(shè)計(jì)主流化
8.4、用于 RFIC設(shè)計(jì)的Calibre驗(yàn)證
8.5、LCoS(Liquid-Crystal-On-Silicon) 顯示芯片
8.6、CMOS 器件版圖 DUMMY 圖形
九、掌握IC封裝特性抑制EMI
9.1、DIP
9.2、芯片載體封裝
9.3、方型扁平封裝（Quad Flat Package）
9.4、BGA封裝
9.5、CSP封裝
裸芯片組裝
9.7、倒裝芯片(Flip Chip)(簡稱:FC)
9.8、多芯片模塊
9.9、系統(tǒng)芯片（SOC）
十、集成電路EMC標(biāo)準(zhǔn)與試驗(yàn)方法
IEC62132標(biāo)準(zhǔn)試驗(yàn)方法：
IEC62132標(biāo)準(zhǔn)：集成電路電磁抗擾度
通用條件和定義；
輻射抗擾度測量方法--橫電磁波室法（TEM Cell）；
傳導(dǎo)抗擾度測量方法--電流注入法（BCI）；
傳導(dǎo)抗擾度測量方法--直接激勵(lì)注入法（DPI）；
傳導(dǎo)抗擾度測量方法--WFC（Workbench Faraday Cage）法。
10.2、IEC61967標(biāo)準(zhǔn)試驗(yàn)方法：
IEC61967標(biāo)準(zhǔn)：集成電路電磁發(fā)射
通用條件和定義；
輻射發(fā)射測量方法--橫電磁波室法（TEM Cell）
輻射發(fā)射測量方法--表面掃描法；
傳導(dǎo)發(fā)射測量方法--1Ω/150Ω直接耦合法；
傳導(dǎo)發(fā)射測量方法--WFC (Workbench Faraday Cage）方法；
傳導(dǎo)發(fā)射測量方法--探針法
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